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台积电市值冲新高背后:这项技术功不可没

作者: 编辑: 来源: 发布日期: 2019.09.30
信息摘要:
Chiplet(小芯片)系统级封装技术被视为减缓摩尔定律失效的对策,台积电刚宣布与ARM(安谋)合作第一款以CoWaS(基板上晶圆上封装)解…

台积电正在投入5纳米及3纳米先进制程,但在先进封装技术上也持续推进,小芯片(Chiplet)系统封装正成为台积电主要客户所重用的技术。

Chiplet(小芯片)系统级封装技术被视为减缓摩尔定律失效的对策,台积电刚宣布与ARM(安谋)合作第一款以CoWaS(基板上晶圆上封装)解决方案,获得硅晶验证的7纳米小芯片系统产品,包括AMD(超微)跟联发科也都是Chiplet先进封装技术的座上宾。

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双小芯片系统平面图

搭上5G及客户新品热潮,台积电股价在27日冲上272元历史新高,市值更站上7.05兆元新高。 虽然不是第一次(20172018年均有纪录),台积电又再度超越英特尔市值2255.8亿美元(约新台币6.97兆元)。

台积电表示,跟ARM合作的小芯片系统于201812月完成产品设计定案,并于20194月成功量产。 台积电表示,这款概念性验证的小芯片系统成功地展现在 7纳米FinFET(鳍式场效晶体管)制程及4GHz Arm 核心的支援下,打造的高效能运算系统单芯片(SoC)关键技术。

台积电跟ARM合作的小芯片系统,建置在CoWoS中介层上,由两个7纳米生产的小芯片组成,每一小芯片包含四个Arm Cortex- A72 处理器及一个芯片内建跨核心网状互连汇流排,小芯片内互连的功耗效益达0.56pJ/bit、频宽密度为1.6Tb/s/mm20.3 LIPINCON 介面速度达8GT/s,且频宽速率为320GB/s

乐高堆叠,小裸芯片组成系统单芯片

Chiplet近年成为半导体界爆红关键字,传统系统单芯片做法是每一个元件放在单一裸晶上,造成功能越多,硅芯片尺寸越大。 Chiplet的做法是将大尺寸的多核心设计分散到个别微小裸芯片,比方处理器、类比元件、储存器等,再用立体堆叠的方式,以封装技术做成一颗芯片,类似乐高积木概念。

这样一来,厂商有更好的灵活性,生产良率提高,且成本降低。 只是,小芯片系统中的各小芯片必须能够透过密集、高速、高频宽的连结,才能确保最佳的效能水准,因此台积电开发的LIPINCONTM技术,让小芯片间资料传输速率达8Gb/s/pin,并且拥有优异的功耗效益。

Chiplet封装,联发科、AMD也采用

不只ARM宣布使用台积电Chiplet小芯片系统技术,联发科也在9月台积电技术论坛宣布,已采用台积电Chiplet技术量产资料中心用途高效能ASIC芯片。

AMD更是今年跟台积电合作7纳米先进制程量产EPYC伺服器处理器,看好以Chiplet小芯片系统级封装、创新芯片架构、异质整合达到摩尔定律所预期的半导体效能提升效果。

AMD执行长苏姿丰坦言,摩尔定律仍然有效,但推进的速度趋缓。 过去半导体业靠先进制程微缩,让芯片体积不变,但晶体管密度倍数提升,如今发展逐渐面临瓶颈,必须靠Chiplet封装、异质整合等技术协助智能微缩下,效能还能提升。

中美角力新战场,忙于建立I/O标准

小芯片系统效能关键在微小芯片之间的沟通介面传输效率及功耗,不仅台积电积极发展Chiplet技术,美国国防高等研究计划署(DARPA)也推动电子产业振兴计划(ERI),希望主导小芯片系统的I/O标准。 中国半导体业者也积极期望在物联网产业应用上,利用小芯片系统加快传输效率,并建立自有I/O标准,突然,Chiplet已成为中美角力新战场。

台经院研究员刘佩真表示,微缩制程就是利用缩小芯片的特征尺寸,将芯片体积越缩越小、但功能越放越多; 但在芯片微缩成本越来越高下,可以透过异质整合如2.5D/ 3Dfan-out(扇出)和系统级封装来完成。 目前小芯片的目标应用场域包括云端、边缘运算、军事和航空领域等。

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