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台积电5nm性能曝光,逻辑密度为7纳米1.8倍
作者: 编辑: 来源: 发布日期: 2019.04.09
信息摘要:
晶圆代工龙头台积电早前宣布,在开放创新平台(OeIovatioPlatform,OIP)之下推出5纳米设计架构的完整版本,协助客户实现支援下…

晶圆代工龙头台积电早前宣布,在开放创新平台(Open Innovation PlatformOIP) 之下推出5 纳米设计架构的完整版本,协助客户实现支援下一世代先进行动及高效能运算应用产品的5纳米系统单芯片设计,目标锁定具有高成长性的5G 与人工智慧市场。

台积电表示,电子设计自动化及矽智财领导厂商与台积电已透过多种芯片测试载具合作开发并完成整体设计架构的验证, 包括技术档案、制程设计套件、工具、参考流程以及矽智财。

台积电指出,目前5 纳米制程已进入试产阶段,能够提供芯片设计业者全新等级的效能及功耗最佳化解决方案,支援下一世代的高阶行动及高效能运算应用产品。相较于台积电公司7 纳米制程,5 纳米创新的微缩功能在ARM Cortex-A72 的核心上能够提供1.8 倍的逻辑密度,速度增快15%,在此制程架构之下也产生出优异的SRAM 及类比面积缩减。

而且,5 纳米制程享有极紫外光微影技术所提供的制程简化效益,同时也在良率学习上展现了卓越的进展,相较于台积电公司前几代制程,在相同对应的阶段,达到了最佳的技术成熟度。

台积电进一步指出,完备的5 纳米设计架构包括5 纳米设计规则手册、SPICE 模型、制程设计套件、 以及通过矽晶验证的基础与介面矽智财,并且全面支援通过验证的电子设计自动化工具及设计流程。在业界最大设计生态系统资源的支持之下,台积电与客户之间已经展开密集的设计合作,为产品设计定案、试产活动与初期送样打下良好基础。

当前最新的5 纳米制程设计套件目前已可取得用来支援生产设计,包括电路元件符号、参数化元件、电路网表生成及设计工具技术档案,能够协助启动整个设计流程,从客制化设计、电路模拟、实体实作、虚拟填充、电阻电容撷取到实体验证及签核。

台积电与设计生态系统伙伴合作,包括益华国际电脑科技(Cadence)、新思科技(Synopsys)Mentor Graphics、以及ANSYS,透过台积电开放创新平台电子设计自动化验证专案来进行全线电子设计自动化工具的验证,此验证专案的核心涵盖矽晶为主的电子设计自动化工具范畴,包括模拟、实体实作(客制化设计、自动布局与绕线) 、时序签核(静态时序分析、电晶体级静态时序分析) 、电子迁移及压降分析(闸级与电晶体级) 、 实体验证 (设计规范验证、电路布局验证) 、以及电阻电容撷取。

       而透过此验证专案,台积电与电子设计自动化伙伴能够实现设计工具来支援台积电5 纳米设计法则,确保必要的准确性,改善绕线能力,以达到功耗、效能、面积的最佳化,协助客户充分利用台积电公司5 纳米制程技术的优势。

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